Hommer Zhao
Oprichter PCB Assemblage | 15+ jaar ervaring in PCB productie
Ik gebruik boundary scan vooral wanneer fysieke toegang de testdekking beperkt: BGA’s zonder zichtbare solder joints, compacte industriële controllers, programmeerbare logic en boards waar één fixturewijziging duurder is dan een vroege DFT-review.
"Als een ontwerpteam in de eerste review al IPC-2221, een procesmarge van 20% en minimaal 3 kritische DFM-punten vastlegt, zien wij de first-pass yield doorgaans direct boven 98% uitkomen."
Hommer Zhao, Founder & CEO, PCB Assemblage
Voor een snelle vervolgstap zijn onze gidsen over DFM-checks, PCB testen en IPC-kwaliteitsklassen de meest gebruikte referenties in onze offertefase.
Wanneer boundary scan de teststrategie verandert
Deze gids is geschreven voor hardware engineers, NPI-teams en inkopers die een PCBA met BGA’s, microcontrollers, FPGA’s of compacte connectorvelden willen vrijgeven. De buying stage is meestal concreet: de BOM is bekend, de layout nadert freeze, de leverancier vraagt om testpunten, en niemand wil na de eerste pilot ontdekken dat 40 kritische nets niet bereikbaar zijn.
Boundary scan, vaak JTAG-test genoemd, gebruikt scan-cellen in digitale IC’s om pins te sturen en te lezen zonder elke net fysiek te proben. De techniek is gebaseerd op IEEE 1149.1 en is praktisch wanneer conventionele testpunten voor ICT en flying probe te veel ruimte vragen. Een goed ontwerp combineert boundary scan met SMT assemblage, programmeerstrategie, functionele test en traceerbare kwaliteitsdata.
Als senior factory engineer met 15+ jaar PCB productie-ervaring beoordeel ik boundary scan niet als softwaretool achteraf. De testdekking ontstaat in het schema, in de chain-volgorde, in pull-up/pull-down-keuzes, in de bereikbaarheid van TAP-signalen en in de vraag of de testuitslag bruikbaar is voor productie-vrijgave. Een JTAG-tool kan geen net testen dat door het ontwerp onzichtbaar is gemaakt.
“Bij een board met twee BGA’s en minder dan 75% probe-toegang vraag ik vóór layout freeze om een JTAG-dekkingsinschatting. Eén extra TAP-pad van 1,27 mm kan later 20 tot 40 testpunten en een duurdere ICT-fixture besparen.”
— Hommer Zhao, Oprichter & Technisch Expert
Digitale interconnects
opens, shorts en stuck-at fouten
BGA en FPGA
test via silicon in plaats van probes
Vrijgavebewijs
testlogs gekoppeld aan serienummer
Hoe JTAG-test werkt op een geassembleerde PCB
De TAP-interface moet elektrisch schoon zijn
Een boundary-scan chain gebruikt meestal TCK, TMS, TDI, TDO, ground en een target-voltage reference. TCK is de klok en verdient dezelfde discipline als andere digitale signalen: korte routing, geen onnodige stubs, bekende pull-states en geen gedeelde functie die tijdens test wordt geblokkeerd. In productie willen wij de TAP-signalen via pogo-pads of een tijdelijke header bereiken, met pin-1-markering en een maximaal toegestane contactweerstand in het testplan.
BSDL-bestanden bepalen wat de tester kan zien
Elk scanbaar IC heeft een BSDL-model dat beschrijft welke pins scan-cellen hebben en hoe de boundary register chain werkt. Zonder correcte BSDL-bestanden blijft de testdekking theoretisch. Wij vragen daarom tijdens NPI om de exacte partnummers, packagevarianten en revisies van microcontrollers, CPLD’s, FPGA’s, Ethernet switches of processors. Een pin-compatible alternatief kan boundary-scan coverage veranderen als het BSDL-model anders is.
Boundary scan test verbindingen, geen volledige productfunctie
JTAG kan digitale nets toggelen, shorts tussen aangrenzende nets vinden, chain-integriteit controleren en sommige devices programmeren. JTAG meet geen RF-output, geen analoge offset van 2 mV, geen relaiscontact onder 5 A belasting en geen batterijlaadprofiel. Daarom koppelen wij boundary scan aan flying probe test, functionele test en firmware flashing wanneer de PCBA dat vraagt.
Externe technische referenties
Voor begrippen en standaardfamilies verwijzen wij naar de publieke uitleg over JTAG en IPC in electronics. In productie gebruiken wij de echte normdocumenten en projectspecificaties, maar publieke referenties zijn stabieler voor crawlers en lezers.
Boundary scan, ICT, flying probe en functionele test
| Testmethode | Beste toepassing | Typische dekking | Sterke kant | Niet ideaal voor |
|---|---|---|---|---|
| Boundary scan / JTAG | BGA, FPGA, microcontroller, compacte digitale nets | 60-85% digitale interconnects bij scanbaar ontwerp | Lage fixturedruk, goede debug, programmeeroptie | Analoge prestaties, RF, power-load en niet-scanbare IC’s |
| ICT met bed-of-nails | Seriewerk met veel testpunten en stabiele layout | 70-95% component- en netdekking bij goede DFT | Snel per stuk, meet passives en voedingen direct | Kleine volumes, zeer compacte layouts, frequente revisies |
| Flying probe | Prototype, pilot run, lage volumes, snelle wijzigingen | Afhankelijk van padtoegang; vaak 50-85% | Geen dure fixture, snelle NPI-debug | Hoge volumes en verborgen BGA-nets zonder pads |
| Functionele test | Eindgedrag, firmware, communicatie, belasting | Projectspecifiek; meet productfunctie in plaats van losse nets | Bewijst dat de PCBA doet wat het product vraagt | Snelle foutlokalisatie op component- of netniveau |
| AOI en röntgen | Visuele solder-joint controle en verborgen BGA-inspectie | Hoog voor zichtbare soldeerdefecten; geen elektrische logica | Procescontrole vóór elektrische test | Bewijs van netfunctionaliteit of firmwaregedrag |
Kosten, volumes en implementatiebeslissing
Boundary scan moet worden beoordeeld als kostenbeslissing over de volledige NPI-flow, niet als extra teststap op één machine. De directe testtijd kan 20 tot 90 seconden per PCBA zijn, maar de besparing zit vaak in minder fixturecomplexiteit, kortere debug, minder onverklaarde functionele failures en minder layoutwijzigingen na pilot. Bij een prototype van 5 boards kan een handmatige bring-up met scope en multimeter voldoende zijn. Bij 500 tot 5000 boards met BGA’s wordt de rekensom anders: elke minuut debugtijd en elke onduidelijke failureclassificatie komt terug in planning, engineeringuren en klantcommunicatie.
In offertewerk gebruiken wij drie grenzen. De eerste grens is fysieke toegang. Als kritische nets geen pads hebben en het toevoegen van pads de routing of signaalintegriteit schaadt, verdient boundary scan een review. De tweede grens is herhaalbaarheid. Als dezelfde PCBA meerdere revisies of varianten krijgt, levert een stabiele JTAG-chain meer waarde dan een fixture die bij elke ECO opnieuw mechanisch moet worden aangepast. De derde grens is foutlokalisatie. Een eindtest die alleen “fail” zegt, dwingt operators en engineers om te zoeken; een boundary-scan log die netnaam, device-pin en fouttype noemt, verkort de analyse vaak van uren naar minuten.
De implementatie begint niet bij softwarelicenties. Begin met het schema: welke devices ondersteunen IEEE 1149.1, welke pins zijn gedeeld met bootmode of productieprogrammering, en welke voedingen moeten aanwezig zijn voordat de chain betrouwbaar antwoordt? Daarna volgt de layout: pogo-padlocatie, keep-out voor fixturepennen, duidelijke oriëntatie en voldoende mechanische ondersteuning rond het testgebied. Pas daarna heeft het zin om testvectors, BSDL-modellen en coverage-rapporten te bespreken. Deze volgorde voorkomt dat de testengineer een mooie vector schrijft voor een board dat fysiek niet stabiel te contacteren is.
Een nuttige vuistregel voor inkopers: vraag uw assembler niet alleen “kunnen jullie JTAG testen?”, maar vraag om een coverage-inschatting per foutklasse. Opens op scanbare digitale nets, shorts tussen aangrenzende pins, chain-integriteit en programmeerstatus horen apart te worden genoemd. Analoge metingen, stroomopname, RF-output, sensorcalibratie en connectorbelasting horen in een andere teststap. Zo voorkomt u dat boundary scan wordt verkocht als volledige eindtest terwijl de echte productrisico’s elders zitten.
Beslissing in één offertegesprek
Stuur schema, BOM, layout-PDF, vermoedelijk jaarvolume en gewenste foutdekking mee. Met die vijf inputs kan een fabriek meestal binnen 30 tot 60 minuten aangeven of boundary scan, ICT, flying probe of een hybride testplan technisch en economisch het sterkste is.
Factory scenario met meetdata
In februari 2026 draaiden wij een pilot van 320 industriële gateway-PCBA’s met een 484-ball FPGA, een DDR-interface, twee Ethernet PHY’s en 24 V ingangstrap. Het oorspronkelijke DFT-plan vertrouwde op flying probe plus functionele test. Na layout review bleek dat 126 van de 214 kritische digitale nets geen probe-pad hadden, vooral tussen FPGA, boot flash en Ethernet-sectie. Een bed-of-nails fixture zou 410 pogo-posities nodig hebben en de mechanische fixtureofferte kwam 38% hoger uit dan gepland.
Ons engineeringteam vroeg de klant om één kleine ECO vóór pilot freeze: een 10-pad JTAG-pogo footprint, een duidelijk target-voltage reference pad en twee strapweerstanden om de FPGA tijdens test in de juiste mode te zetten. De wijziging kostte 3 werkdagen inclusief Gerber-update en DFM-review. De testontwikkeling voegde boundary scan interconnect-test, chain-test en flash-programming toe. In de eerste 50 boards vonden wij 4 soldeeropens op een databus, 2 shorts tussen aangrenzende FPGA-nets en 1 verkeerd geplaatste pull-up.
Na correctie van stencilopening en reflow-profiel steeg de gecombineerde first-pass yield van 91,6% in de eerste 50 boards naar 98,9% in de resterende 270 boards. De boundary-scan stap duurde gemiddeld 34 seconden per PCBA. Flying probe werd teruggebracht van 11 minuten naar 4 minuten omdat 73 digitale nets niet meer fysiek geprobed hoefden te worden. De klant hield functionele test voor 24 V load, Ethernet-link en firmware smoke-test, maar gebruikte JTAG voor snelle foutlokalisatie per serienummer.
“In deze pilot kozen wij boundary scan niet omdat het modern klinkt, maar omdat 126 kritische nets onbereikbaar waren. Een 34 seconden JTAG-stap verlaagde 7 minuten flying-probe tijd en gaf direct bewijs voor opens, shorts en programmeerstatus.”
— Hommer Zhao, Oprichter & Technisch Expert
DFT-regels voor een testbare PCBA
Reserveer TAP-toegang vóór layout freeze
Plaats TCK, TMS, TDI, TDO, GND en voltage reference op een bereikbare locatie. Voor productie zijn pogo-pads vaak beter dan een gemonteerde header omdat zij BOM-kosten en handsoldeerwerk vermijden. Houd minimaal 1,27 mm pitch aan als uw fixtureleverancier dat accepteert; bij ruwe panelen of hoge volumes beoordelen wij liever grotere pads en lokale tooling-referenties.
Maak de scan chain voorspelbaar
Documenteer chain-volgorde, partnummers, BSDL-bestanden, resetgedrag en bootstraps. Vermijd dat een level shifter, reset supervisor of unpowered device de chain onderbreekt. Als het board meerdere voedingsdomeinen heeft, leg dan de power-up volgorde vast in het testplan en controleer of TDO logisch geldig is voordat de interconnect-test start.
Combineer JTAG met meetbare productiecriteria
Een pass/fail log moet vermelden welke chain getest is, welke vectors zijn gebruikt, welke serienummer-ID hoort bij de PCBA en welke operator of fixtureversie de test draaide. Voor PCB traceerbaarheid en serialisatie koppelen wij JTAG-logs aan AOI, SPI, reflow-profiel, firmwareversie en eindtestresultaat.
Boundary scan faalt vaak door kleine ontwerpkeuzes
De meest kostbare fouten zijn geen toolfouten maar DFT-fouten: geen target-voltage reference, TCK gedeeld met een connectorfunctie, ontbrekende pull-state op reset, onjuiste BSDL-revisie, of een componentalternatief zonder scan-cellen. Deze fouten zijn goedkoop in schema-review en duur na panelproductie.
Standaarden, rapportage en vrijgavecriteria
Boundary scan hoort in hetzelfde kwaliteitssysteem als soldeeracceptatie, inspectie en eindtest. IEEE 1149.1 definieert de boundary-scan architectuur. IPC-A-610 gebruiken wij voor acceptatiecriteria van geassembleerde PCB’s, vooral wanneer elektrische test een solder-joint defect aanwijst dat visueel moet worden beoordeeld. IPC-J-STD-001 hoort bij soldeerprocesbeheersing, profielcontrole en reparatiediscipline. Voor automotive of safety-relevant projecten komt IATF 16949 procesdiscipline bovenop deze technische normen.
Een praktisch vrijgavepakket bevat minimaal schema- en layoutreview, lijst van scanbare devices, BSDL-bestanden, chain-volgorde, testvectors, coverage-report, fixturetekening, testtijd per PCBA, defectclassificatie en serienummerlog. Voor prototypes is een eenvoudiger pakket voldoende, maar de data moet reproduceerbaar zijn. Een engineer moet na 6 maanden kunnen zien of een fout door soldering, componentvariant, fixturecontact of firmwareversie kwam.
De rapportage moet ook aangeven wat boundary scan bewust niet test. Wij markeren niet-gedekte nets in drie groepen: fysiek bereikbaar via probe, alleen functioneel beoordeelbaar, of buiten scope omdat het net niet kritisch is. Die indeling voorkomt discussie na een veldfailure. Als een Ethernet-link faalt door magnetics, PHY-configuratie of firmware-initialisatie, mag niemand achteraf verwachten dat een interconnect-vector dat volledig had afgevangen. Als een BGA-databus open is, moet de JTAG-log juist snel naar het exacte net en de vermoedelijke soldeerlocatie wijzen.
Voor productie gebruiken wij meestal een releasegrens met drie getallen: minimale chain-pass rate in de pilot, maximale testtijd per PCBA en maximaal aantal false calls per 100 boards. Een pilot die 98% goede boards produceert maar 12% false calls uit de JTAG-fixture geeft, is nog niet klaar voor serie. Dan controleren wij pogo-pin slijtage, boardondersteuning, oxidatie op testpads, target-voltage detectie en de volgorde waarin voedingen worden ingeschakeld. Boundary scan is pas waardevol als operators de uitslag vertrouwen.
Boundary scan is niet altijd de juiste keuze. Een eenvoudige tweelaags relais-PCBA met ruime through-hole testpunten haalt vaak meer waarde uit ICT en functionele load-test. Een RF-module met weinig digitale logica vraagt eerder om VNA-metingen, röntgeninspectie en functionele RF-test. De sterke toepassing zit bij digitale, compacte, scanbare boards waar probe-toegang schaars is en debugtijd duur wordt.
“Mijn vrijgavegrens voor boundary scan is concreet: IEEE 1149.1 chain stabiel, IPC-A-610 inspectiepad duidelijk, testlog per serienummer, en een dekkingsoverzicht dat laat zien welke nets nog door flying probe of functionele test worden afgedekt.”
— Hommer Zhao, Oprichter & Technisch Expert
Veelgestelde vragen
Wanneer is boundary scan beter dan extra testpunten op een PCB?
Boundary scan is meestal beter wanneer BGA’s, fine-pitch IC’s of compacte layouts fysieke probes beperken. Als minder dan 70% van de kritische nets bereikbaar is met ICT of flying probe, beoordelen wij JTAG volgens IEEE 1149.1 als eerste DFT-optie naast functionele test.
Hoeveel testdekking kan JTAG op een PCBA halen?
Bij een ontwerp met meerdere boundary-scan devices en goede chain-toegang halen wij vaak 60-85% digitale interconnect-dekking. Analoge nets, voedingen zonder sense-punten en niet-scanbare IC’s vragen nog steeds ICT, flying probe of functionele metingen volgens het testplan.
Welke connector heb ik nodig voor boundary scan test?
Een JTAG-header met TCK, TMS, TDI, TDO, GND en target voltage reference is het minimum. Voor productie adviseren wij vaak 6 tot 10 pogo-pin pads in plaats van een vaste header, met minimaal 1,27 mm padpitch en duidelijke pin-1-markering.
Vervangt boundary scan een functionele test?
Nee. Boundary scan detecteert digitale opens, shorts, stuck-at fouten, chain-problemen en sommige programmeerfouten. Een functionele test blijft nodig voor firmwaregedrag, RF-prestaties, analoge waarden, relaisbelasting en eindproductcriteria zoals 24 V load-test of CAN-communicatie.
Welke standaarden horen bij JTAG en PCB assemblage test?
Gebruik IEEE 1149.1 voor boundary-scan architectuur, IPC-A-610 voor acceptatie van geassembleerde PCB’s en IPC-J-STD-001 voor soldeerprocesbeheersing. Bij automotive projecten koppelen wij de testlogs meestal aan IATF 16949 traceerbaarheid.
Wanneer moet boundary scan al in de offertefase besproken worden?
Bespreek boundary scan vóór PCB layout freeze zodra de PCBA BGA’s, meerdere programmeerbare devices, beperkte testpunten of volumes boven 500 stuks heeft. Eén late layoutwijziging voor JTAG-pads kost vaak 2 tot 5 werkdagen, terwijl vroege DFT-review minder dan 60 minuten kost.
Welke bestanden moet u meesturen voor een JTAG-review?
Een boundary-scan review wordt veel nauwkeuriger wanneer de fabriek niet hoeft te raden naar intentie. Stuur daarom schema-PDF, layout-PDF met testpuntenlaag, Gerber-data, BOM met exacte MPN’s, pick-and-place file, lijst met programmeerbare devices, gewenste jaarvolumes en het bestaande testplan mee. Als BSDL-bestanden beschikbaar zijn, voeg ze direct toe. Ontbreken die bestanden nog, markeer dan minimaal welke IC’s volgens de fabrikant IEEE 1149.1 ondersteunen.
Benoem ook uw foutprioriteit. Een automotive gateway met 24 V ingang, CAN, Ethernet en BGA-processor vraagt andere dekking dan een industriële sensor met één microcontroller en vier digitale outputs. Wij vragen daarom per project of de hoogste zorg ligt bij solder opens, shorts, firmwareprogrammering, serienummertraceerbaarheid, functionele communicatie of retouranalyse. Die rangorde bepaalt of JTAG de hoofdtest wordt of alleen een aanvullende debugstap.
Leg tot slot de commerciële grens vast. Voor 20 prototypes accepteren veel teams langere flying-probe tijd omdat fixturekosten nog niet terugkomen. Voor 2000 boards per maand wordt een extra 45 seconden testtijd zichtbaar in capaciteit, maar een onduidelijke functionele failure kan nog duurder zijn. Een goede review vertaalt testdekking daarom naar tijd, fixture, defectrisico en reworkkosten per volume.
